Contare numero linee attive

[clros]

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Ciao a tutti,

mi chiedevo se esiste un qualche dispositivo elettronico digitale con un certo numero di input(es. 256) e poche linee di output (log2 256 =8 ) in grado di presentare sull'output un numero binario corrispondente al numero di linee in ingresso "attive".

Cioè, se in ingresso avessi solo 2 linee attive (senza alcun ordine particolare), l'output dovrebbe essere 00000010.
Molto probabilmente saprei descriverlo in VHDL (basta un ciclo for?), ma non so come possa essere effettivamente realizzato...
 
(Spero di essermi spiegato bene..)

[TheKaneB]

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Se i bit sono pochi puoi mettere un adeguato numero di full address in cascata.
Se sono molti ti serve un contatore che usa come clock il bit corrente. A sua vilta, il bit lo selezioni usando uno shift register ampio quanto il numero di ingressi da contare. Lo SR viene caricato con un singolo bit che poi verrà fatto scorrere per tutta la sua lunghezza. Le sue uscite vengono usate come enable per altrettanti buffers tri-state e tutte le uscite potranno così essere connesse in parallelo, formando il suddetto "bit corrente".
Se non mi sono spiegato bene ti faccio uno schema

[clros]

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Se non mi sono spiegato bene ti faccio uno schema

A grandi linee ho capito (questo cmq vorrebbe dire che tt il procedimeno non è possibile farlo con pochi cicli di clock :-( )
Cmq quando hai tempo (non mi serve subito!) se riesci, uno schema forse mi chiarirebbe meglio le idee...

[Z80Fan]

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Se i bit sono pochi puoi mettere un adeguato numero di full address in cascata.

Intendi dire full adder?

[TheKaneB]

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chiaro... l'autocomplete di android ha deciso "address" e chi sono io per correggerlo!

[Allanon]

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chiaro... l'autocomplete di android ha deciso "address" e chi sono io per correggerlo!

:lol:
Anche a me ogni tanto mi fa qualche scherzetto

[clros]

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Ecco il listato VHDL con 4 linee di ingresso e 2 bit di uscita (il range della variabile VAR è sovradimensionato)

Codice: [Seleziona]

architecture behv of Line_Counter is
begin  

    process(INPUT)
VARIABLE var : INTEGER RANGE 0 TO 255;
    begin
    var := 0;
    FOR x IN 0 TO 3 LOOP
IF INPUT(x) = '1' THEN
var := var + 1;
END IF;
     END LOOP;
 
  OUTPUT <= std_logic_vector(to_unsigned(var,2));

    end process;

end behv;
Il mio dubbio ads è questo: in quanti cicli di clock eseguirà il tutto? Ad intuito direi che il for richiede un colpo di clock per ogni ciclo..ma è così?
(scusate, sono davvero alle primissime armi con VHDL...)

[TheKaneB]

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Ecco il listato VHDL con 4 linee di ingresso e 2 bit di uscita (il range della variabile VAR è sovradimensionato)

Codice: [Seleziona]

architecture behv of Line_Counter is
begin  

    process(INPUT)
VARIABLE var : INTEGER RANGE 0 TO 255;
    begin
    var := 0;
    FOR x IN 0 TO 3 LOOP
IF INPUT(x) = '1' THEN
var := var + 1;
END IF;
     END LOOP;
 
  OUTPUT <= std_logic_vector(to_unsigned(var,2));

    end process;

end behv;
Il mio dubbio ads è questo: in quanti cicli di clock eseguirà il tutto? Ad intuito direi che il for richiede un colpo di clock per ogni ciclo..ma è così?
(scusate, sono davvero alle primissime armi con VHDL...)

Hai usato una descrizione "funzionale", quindi non saprai a priori come verrà sintetizzato.

In base ai constraint impostati, potrebbe sintetizzarti un sistema sequenziale (una somma per clock) oppure un sistema combinatorio  molto veloce.
Per avere il controllo sul tipo di implementazione devi usare del codice che descriva non la funzione complessiva, ma tutti i vari sottopassaggi (consigliato se vuoi risparmiare elementi logici).
Puoi anche descrivere il blocco tramite Schematic Capture, disegnando direttamente la netlist invece di scrivere il codice.

[clros]

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Certo, dovrei scendere ad una descrizione a basso livello e strutturale (RTL?) del circuito. Ma essendo un "informatico" mi riesce molto più semplice descrivere il comportamento!

[cdimauro]

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Usare una LUT, invece?

[TheKaneB]

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Usare una LUT, invece?

L'FPGA non è altro che un array di LUTs, quindi ci pensa il sintetizzatore a trasformare quel codice in un paio di LUTs in cascata. Dipende sempre dai constraints temporali e di elementi logici.

Per assurdo, se volessi sommare 50 pin, ti servirebbe una LUT da 2^50 parole di 6 bit ciascuna, non credo sia roba economica da infilare in un FPGA di fascia bassa, ma occorre sintetizzare una struttura sequenziale per risparmiare logica :-)
In tal caso le LUT dell'FPGA verrebbero organizzate per formare porte NAND e FlipFlop, risparmiando alcune decine di ordini di grandezza.

Mi viene in mente una possibile ottimizzazione:

Separare i pin in blocchi da 4, usando tante piccole LUTs per le somme parziali, poi mettere in cascata dei sommatori a 2 bit, 4 bit, 8 bit, ecc... fino a raggiungere l'ampiezza di parola / conteggio di pin necessari.

Anche di questo dovrei fare uno schema per essere più chiaro...

[cdimauro]

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E' proprio a quello che pensavo. LUT che calcolano le somme parziali, fino ad arrivare al risultato finale.

[clros]

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Anche di questo dovrei fare uno schema per essere più chiaro...

Oh..yes!

[clros]

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Ho appena aumentato nel mio sorgente il numero di ingressi (256) e di uscite (, ma compliando non ho notato un aumento dei LE usati (2 prima e 2 sono adesso). E' "normale"? eppure ads il circuito sintetizzato dovrebbe avere più componenti...

[TheKaneB]

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Ho appena aumentato nel mio sorgente il numero di ingressi (256) e di uscite (, ma compliando non ho notato un aumento dei LE usati (2 prima e 2 sono adesso). E' "normale"? eppure ads il circuito sintetizzato dovrebbe avere più componenti...

Hai associato i 256 ingressi con i pin dell'FPGA o sono segnali interni? L'optimizer zappa via tutta quella logica che non influenza nessuna uscita e non dipende da nessun ingresso.